[Capston Design] Successive Approximation Register(SAR) ADC Design

1. Specifications and Overall Structure

 

다음은 SAR ADC의 Top Schematic이다. C-DAC, Comparator, SAR Control Logic, Output D Flip-Flop으로 구성되어 있다. 초기 아날로그 입력은 C-DAC로 들어오게 되고, 첫 번째 CLK에서는 Sampling CLK를 받아서 입력을 샘플링한다. 그 이후에 2~9번째 CLK은 MSB부터 LSB까지 차례로 A-D Conversion이 일어나게 되고, Conversion이 종료되면 SAR Controller가 Output CLK을 발생시키게 된다. 이 CLK를 받아서 10번째 CLK에서는 변환이 완료된 CODE를 Output DFF를 통해서 한번에 내보내게 된다.

SAR ADC Specifications
Technology	0.35um CMOS
Supply Voltage[V]	5
Input Voltage Range[V]	3~4.75
CLK Frequency[Hz]	1M
Sampling Rate[S/s]	100K
Resolution[bit]	8
Power[W]	1m
DNL[LSB]	0.5
INL[LSB]	1.5

다음은 SAR ADC의 초기 Specification이다. 공정은 Chopping AMP와 동일하게 Dongbu 0.35um CMOS 공정을 사용하였으며 VDD전원은 5V, 사용 CLK은 1MHz이며 Sampling Rate는 100KS/s이다. 초기에 Resolution은 8bit로 설계하였다.

 

2. Simulation Results

 

CLK 1MHz, Sampling Rate 100Ks/s, Input freq. 1kHz

 

CLK 1MHz, Sampling Rate 100Ks/s, Input freq. 100Hz 

 

DNL_MAX = 0.2791, INL_MAX = 1.2297

 

Input frequency 100Hz                                                                                             Input frequency 1kHz

 

Parameter	Specified	Simulated	Difference
Supply Voltage[V]	5
CLK Frequency[Hz]	1M
Sampling Frequency[S/s]	100K
Input Voltage Range[V]	3.0~4.75	2.5~5	+16.6%
Resolution[bit]	8
Power[W]	1m	345u	-65.5%
DNL[LSB]	0.5	0.28	-44%
INL[LSB]	1.5	1.23	-18%

초기에 잡았던 Spec에 비해서 전반적으로 우수한 결과가 나왔다. SAR ADC의 강점인 Power소모 측면에서 상당히 우수한 결과가 나왔고, DNL과 INL도 초기에 설정했던 수치보다 우수하게 결과가 나왔다. 입력 전압 Range는 초기에 목표로 잡았던 수치보다 조금 증가했으나, Rail-to-Rail 입력을 사용 가능하게끔 더 잘 설계해야겠다는 생각이 든다.

SAR ADC의 Simulated Spec에서 역시 주목해야 할 점은 Power소비가 대폭 줄어들었다는 점이다. 공정에서 사용되는 전원 전압이 비교적 크기 때문에 1mV 이상이 될 수도 있다고 생각했으나, 실제로 345uW정도의 작은 전력으로도 구동이 가능하다는 것을 확인하였다.