Layout versus Schematic이란? (LVS)

반도체 레이아웃을 설계할 때 사용되는 여러가지 에러 검증 툴이 있습니다.

 

DRC(Design Rule Check), LVS(Layout versus Schematic), Well Check 등 상당히 여러 종류의 에러 검증을 거쳐야 합니다.

 

 

각각의 툴들이 따로 존재하는것은 레이아웃을 설계할 때 고려해야 할 사항이 그만큼 다양하다는 것을 보여주고 있습니다.

 

이 중에 LVS(Layout versus Schematic) 라는 것은 엔지니어가 설계한 레이아웃과 이 레이아웃이 나타내는 회로 스케메틱이 정확하게 일치하는지를 체크하는 프로그램입니다. 디자인 룰이나 기타 다른 사항들을 고려하지 않고 오직 설계한 레이아웃에서 NMOS와 PMOS의 위치, 배선, VDD와 GND의 연결 유무 등등을 체크하는 것 입니다.

 

 아래의 그림을 보시면 NAND2 게이트의 레이아웃이 있습니다.

 

 

그리고 아래에는 NAND2의 CMOS 스케메틱이 있습니다.

 

이 회로를 보시면 B 입력이 들어가는 NMOS가 GND에 연결되어있는 것을 볼 수 있습니다. 그리고 PDN(pull down network)에 직렬로 A,B 입력의 NMOS가 연결되어 있기 때문에 레이아웃은 첫 번째 그림과 같이 되어야 합니다.

 

만일 위의 레이아웃에서 입력을 A, B가 서로 다르게 정하고 LVS check를 하면 에러가 발생합니다.

스케메틱에서 정해놓은 입력과 레이아웃에서 정한 입력이 일치하지 않는다는 것이죠.

 

이와같이 간단한 NAND2 gate를 설계하는데 있어서도 Design Rule 뿐만 아니라 well이 잘 위치하고 있는지, short가 나지는 않았는지, P,N active가 잘 위치하고 있는지를 체크해야 합니다.

그리고 마지막으로 LVS를 통해 Layout과 Schematic을 일치시켜주는 작업이 반드시 필요합니다.